@（posedge iclk) 是指当iclk上升沿到来时只执行一次。

1 Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 

2 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。

3 现该版本只是对上一版本的修正。这个版本还包括了一个相对独立的新部分，即Verilog-AMS。这个扩展使得传统的Verilog可以对集成的模拟和混合信号系统进行建模。

4 系统任务可以被用来执行一些系统设计所需的输入、输出、时序检查、仿真控制 *** 作。所有的系统任务名称前都带有美元符号$使之与用户定义的任务和函数相区分。

错在第18行：reg [3:0]i=1; 应该分着写：reg[31:0] i;begin之后写i = 1;

function [31:0] factorial;

input[3:0] pram_n;

reg[3:0] i;//分开写

begin

i = 1;

factorial=pram_n1:0;

factorial=1;

for(i=2;i<=pram_n;i=i+1)

factorial=ifactorial;

end

endfunction

原因是：always @(posedge clk)表示时序逻辑，其中引用了function factorial;那么初始定义reg i跟给它赋值的工作。在时序上，只能经两个clk才能完成，一个clk用来初始化reg，另一个clk用于赋值。

另外,always的rst是组合逻辑，规范写法：

always @(posedge clk or negedge rst)

begin

if(!rst)

q<=0;

else

begin

q<=factorial(n);

end

end

“与” ： &&

“非” ： ！

加法直接用加号，具体代码就不写了，很明白了。

至于测试平台，楼主要明确到底需要什么样子的激励，无非也就是ABC三个信号的变化，呵呵，主要看电路需要的功能了。

quartus II里可以"混用"Verilog和SystemVerilog（应该说混出来的东西就是SV了）在设置里选SystemVerilog-2005就可以

不过return语句可能是不可综合的（我对SV不甚了解） 请你确定其用法再使用

verilog里的函数调用不需要return语句 被调用的函数执行完后自动回到上一级函数、任务或进程

我不清楚你说的"退出"是什么意思 正常情况是F1里进行40次循环后回到F2，F2再次调用F1 如此循环5次 最后到F2里执行调用F1后面的语句