XILINX FPGA数字信号处理——3、数字的表示和运算的实现

一个字节的有符号数源码可以有两种方式表示0，即：00000000，表示+0，而10000000，表示-0。补码解决了0有多种表示的问题以及需要循环进位的问题。

在Verilog HDL中a%b的符号由a决定

使用定点时的量化将有±1/2LSB（最低有效位）的误差。
量化就是使用有限数位来表示无限精度的数。

四舍五入是一种更准确地方法，但同时也是更复杂的技术，该技术需要进行一个加法操作，然后再直接截断。该过程等价于十进制的四舍五入，即通过在7.89上加0.05然后再截断到7.9来舍入到一个小数位。因此，简单的四舍五入的操作需要一个加法操作。

FPGA中不建议使用浮点数处理功能，这是因为：
（1）浮点运算速度慢
（2）FPU占用大量的逻辑设计资源